01
S/R latch
Для active-high NOR latch: 00 hold, 01 reset, 10 set, 11 invalid. Обратная связь создаёт два устойчивых состояния и память одного бита.
02
D latch
D latch устраняет недопустимую комбинацию S/R: при enable он прозрачен и Q следует D, иначе хранит состояние.
03
Flip-flop
Flip-flop обновляет состояние на фронте clock. Master–slave конструкция использует две защёлки на противоположных фазах, чтобы вход не проходил напрямую к выходу.
04
Edge и level triggering
Level-sensitive latch активен на всём уровне enable. Edge-triggered flip-flop захватывает значение только в момент rising или falling edge.
05
Setup, hold, metastability
D должен быть стабилен до фронта в течение setup time и после фронта в течение hold time. Нарушение окна может вызвать metastability.
06
Finite-state machine
FSM содержит state register и комбинационную next-state/output logic. На clock edge регистр принимает next state; между фронтами логика вычисляет следующий переход.
SELF-CHECK
Проверь понимание
SR: 00?
Hold.
SR: 11?
Invalid для NOR latch.
Rising edge?
Переход 0→1.
Две части FSM?
State register и combinational logic.